Egwyddor weithredol a strwythur osgilosgop digidol
Mae rhan caledwedd y system osgilosgop digidol yn fwrdd cylched caffael data cyflym. Gall wireddu mewnbwn data sianel ddeuol, a gall amlder samplu pob sianel gyrraedd 60Mbit yr eiliad. Yn swyddogaethol, gellir rhannu'r system galedwedd yn: mwyhadur pen blaen signal (mwyhadur mewnbwn FET) a modiwl cyflyru (mwyhadur enillion amrywiol), modiwl trosi analog-i-ddigidol cyflym (gyrrwr ADC, ADC), modiwl rheoli rhesymeg FPGA , dosbarthiad cloc, prosesydd cymharu cyflym, modiwl rheoli microcontroller (DSP), modiwl cyfathrebu data, arddangosfa LCD, rheolaeth sgrin gyffwrdd, rheoli pŵer a batri a rheolaeth bysellfwrdd.
Ar ôl i'r signal mewnbwn gael ei drawsnewid gan y rhag-fwyhadur a'r gylched y gellir ei haddasu ar gyfer ennill, mae'n dod yn foltedd mewnbwn sy'n cwrdd â gofynion y trawsnewidydd A/D. Mae'r signal digidol ar ôl trosi A/D yn cael ei glustogi gan y FIFO yn y FPGA neu'r cof caffael, ac yna'n mynd trwy'r rhyngwyneb cyfathrebu. Mae'n cael ei drosglwyddo i'r cyfrifiadur ar gyfer prosesu data dilynol, neu mae'r signalau a gasglwyd yn cael eu rheoli'n uniongyrchol gan y microreolydd i'w harddangos ar y sgrin LCD.
Mae dyfeisiau cyfeirio fel a ganlyn:
Ymhlith y rhannau hyn, y rhai pwysicaf yw'r cylched chwyddo rhaglenadwy (gwanhad) a'r gylched trosi A/D, oherwydd y ddwy gylched hyn yw gwddf yr osgilosgop digidol, ac mae'r gylched ymhelaethu rhaglenadwy (gwanhad) yn pennu'r lled band mewnbwn a'r fertigol. cydraniad yr osgilosgop. , mae'r gylched trosi A/D yn pennu cydraniad llorweddol yr osgilosgop, ac mae'r ddau benderfyniad hyn yn pennu perfformiad osgilosgop yn uniongyrchol. Mae'r ddwy ran hon o'r gylched yn trosi'r signal wedi'i fesur yn signal data sy'n ofynnol gan y gylched brosesu ddilynol. Gall y rhan hon o'r gylched gynnwys cylchedau integredig perfformiad uchel a nifer fach o ddyfeisiau ymylol. Mae dyluniad y gylched yn syml ac mae dadfygio hefyd yn syml iawn. Y rhan fwyaf anodd o'r osgilosgop cyfan ddylai fod y rhaglen, hynny yw, yr agwedd feddalwedd. Mae'r feddalwedd yn gyfrifol am holl dasgau prosesu data a rheoli'r osgilosgop digidol, gan gynnwys rheoli samplu A / D, rheoli cyflymder ysgubo llorweddol, rheoli sensitifrwydd fertigol, prosesu arddangos, mesur brig-i-brig, mesur amlder a thasgau eraill. Gallwch ddefnyddio microreolydd cyffredin iawn ar y farchnad fel microbrosesydd a defnyddio rhaglennu iaith C i'w weithredu.
Cylched ymhelaethu (gwanhad) rhaglenadwy a chylched cyflenwad pŵer
Mewnbynnu'r signal gan stiliwr osgilosgop X10X1 cyffredin ac mae'n mynd i mewn i'r gylched chwyddo (gwanhad). Swyddogaeth y gylched ymhelaethu (gwanhad) a reolir gan raglen yw chwyddo neu wanhau'r signal mewnbwn fel bod foltedd y signal allbwn o fewn ystod gofyniad foltedd mewnbwn y trawsnewidydd A/D i gyflawni'r effeithiau mesur ac arsylwi gorau. Felly, mae'r gylched mwyhadur a reolir gan raglen yn gweithredu o fewn y lled band penodedig. Rhaid i'r enillion o fewn fod yn wastad. Gan fod y gylched osgilosgop yn cynnwys dwy ran, digidol ac analog, er mwyn osgoi ymyrraeth ar y cyd, mae cyflenwad pŵer y rhan ddigidol a chyflenwad pŵer y rhan analog yn cael eu gwahanu. Darperir set o gyflenwad pŵer ± 5V DC yn y drefn honno, a'i ynysu gan hidlydd wedi'i wneud o anwythyddion a chynwysorau.
Cof fflach a chylched cloc
Oherwydd bod swm y data signal a ddaliwyd gan y trawsnewidydd A/D yn fawr, nid yw'r cof fflach y tu mewn i'r microreolydd yn ddigon, felly gall y gylched ddefnyddio rhywfaint o gof allanol.
Ar yr un pryd, fe'i defnyddir hefyd fel storfa ar gyfer ysgrifennu i'r LCD. Er mwyn cael y signal cloc cyfeirio, mae'r microreolydd hefyd wedi'i gysylltu ag oscillator grisial i gyfrifo amledd gwirioneddol y signal tonffurf allanol.
Uned reoli FPGA
Dyfais rhesymeg rhaglenadwy Mae FPGA yn ASIC lled-arfer sy'n caniatáu i ddylunwyr cylched raglennu eu hunain i weithredu swyddogaethau sy'n benodol i gymwysiadau. Mae'r dyluniad hwn yn defnyddio dau ddull gwahanol o fewnbwn sgematig a mewnbwn iaith VHDL. Mae'r uned reoli yn cario'r rhan fwyaf o'r tasgau rheoli ac yn darparu signalau rheoli cyfatebol ar gyfer pob modiwl swyddogaethol i sicrhau cywirdeb y system gyfan. Yn benodol, mae'n gweithredu'r swyddogaethau canlynol: cylched rhannu amledd a chynhyrchu signalau rheoli ar gyfer y trawsnewidydd A/D. Mae gan y system caffael data hon ystod fesur gymharol eang. Mae cylched rhannu amledd wedi'i chynllunio y tu mewn i'r FPGA i gyflawni gwahanol amleddau. Dewiswch amleddau samplu gwahanol ar gyfer y signal mesuredig i sicrhau bod data'n cael ei gasglu'n fwy cywir. Mae diagram strwythur mewnol yr uned rhannu amlder yn cael ei weithredu gan ddefnyddio'r dull mewnbwn graffeg fel y dangosir yn Ffigur 4. Yn Ffigur 4, pan fo mewnbwn y fflip-flop T yn 1, bydd yr allbwn yn neidio pan fydd ymyl pob cloc yn cyrraedd i gyflawni amlder rhaniad. Ar yr un pryd, gallwn weld bod mewnbwn y fflip-fflop T yn cynnwys rhai cyfuniadau rhesymegol, sef y cloc â gatiau. Ar gyfer clociau â gatiau, dadansoddwch swyddogaeth y cloc yn ofalus er mwyn osgoi effeithiau glitches. Pan fydd y cloc â gatiau yn cwrdd â'r ddau amod canlynol, gall sicrhau nad oes gan y signal cloc glitches peryglus, a gall y cloc â gatiau weithio mor ddibynadwy â'r cloc byd-eang.
Ar gyfer y trawsnewidydd A/D yn y dyluniad hwn, dim ond dau signal rheoli sydd: y signal mewnbwn cloc CLK a'r signal allbwn galluogi OE. Mae'r signal CLK yn mewnbynnu signal 60M yn uniongyrchol trwy'r osgiliadur grisial gweithredol, tra bod y signal OE yn cael ei gael trwy wrthdroi'r signal cloc gyda'r un amledd a chyfnod â CLK y tu mewn i'r FPGA, a all gwrdd â pherthynas amseru trosi yr A / D. trawsnewidydd.
Trosi A/D cyflym; cylched
Y gylched bwysicaf mewn osgilosgop digidol yw'r gylched drawsnewid A/D. Ei swyddogaeth yw samplu a throsi'r signal mesuredig yn signal digidol a'i storio yn y cof. Nid yw'n or-ddweud dweud mai gwddf yr osgilosgop digidol ydyw, oherwydd mae'n pennu'n uniongyrchol yr amlder uchaf y gall osgilosgop digidol ei fesur. Yn ôl theorem Nyquist, rhaid i'r amlder samplu fod o leiaf ddwywaith amlder uchaf y signal mesuredig i atgynhyrchu'r signal mesuredig. Mewn osgilosgop digidol, dylai'r amledd samplu fod o leiaf 5 i 8 gwaith amlder y signal sy'n cael ei fesur, fel arall ni ellir arsylwi tonffurf y signal o gwbl.
